Правильная ссылка на эту страницу
http://az-design.ru/Support/HardWare/Fairchild/D19790802Elc032.shtml

Набор ЭСЛ БИС для построения быстродействующих секционированных процессоров

УДК 681.325.5:621.3.049.77

Пол Чу (P.Chu)
Фирма Fairchild Camera and Instrument Corp. (Маунтин-Вью, шт.Калифорния)

P.Chu. ECL accelerates to new system speeds with higii-density byte-slice parts, pp. 120—125.

Подробно описано новое семейство F100220 ЭСЛ БИС, содержащее 8-бит секционные элементы с очень высоким быстродействием. Состав нового семейства приборов обеспечивает высокую гибкость и универсальность, позволяя применять их для построения различных вычислительных устройств и систем. Приведен пример реализации центрального процессора быстродействующего 32-бит компьютера на основе БИС нового семейства.

Для конструкторов гоночных автомобилей главной задачей было обеспечить максимальный вращающий момент на ведущих колесах, однако сразу же после этого возникла необходимость совершенствования технологии изготовления шин, которые бы обеспечивали как можно более полную передачу этого момента при контакте с дорожным покрытием. По аналогии можно сказать, что для конструкторов логических схем соответствующими задачами являются создание вентилей с малыми задержками и необходимость разработки интегральных схем с достаточно большой плотностью упаковки, которая позволяла бы избежать потерь в быстродействии из-за задержек в межсоединениях и корпусах.

Схемы эмиттерно-связанной логики (ЭСЛ-схемы) обладают субнаносекундными временами переключения, однако при малых и средних уровнях интеграции их преимущество в быстродействии перед ближайшими к ним по этому показателю биполярными ТТЛ ИС реализовать в полной мере не удается. Пока что в области быстродействующей логики доминируют широко распространенные и легко доступные ТТЛ БИС.

Однако компании Fairchild Camera and Instrument Corp. удалось расширить предельные возможности ЭСЛ-схем по плотности упаковки. На Международной конференции по интегральным схемам 1979г. специалисты этой компании из Маунтин-Вью (шт.Калифорния) объявили о начале выпуска семейства модулей-секций, выполненных в виде ЭСЛ БИС и предназначенных для использования в больших компьютерах1{Электроника, 1979, №4, с.48}. Эти четыре новые микросхемы, представляющие собой 8-разрядные секционированные блоки с полными возможностями обнаружения ошибок, имеют хорошие перспективы стать лидерами в конкурентной борьбе на рынке высококачественных логических приборов. Среди выпускаемых сейчас модулей-секций нет приборов, которые могли бы соперничать с новыми БИС.

В настоящее время разработчики компьютеров все шире применяют в качестве базовых функциональных блоков вычислительных устройств микропроцессорные модули-секции. Эти приборы расширяют их возможности с точки зрения выбора системы команд, разрядности обрабатываемых данных и архитектуры систем и вместе с тем обеспечивают все экономические преимущества, свойственные многофункциональным и поэтому изготавливающимся большими партиями БИС. Помимо этого микропрограмми-руемость, заложенная в конструкцию микропроцессорных секций, помогает инженеру в его работе: методика проектирования подобных устройств становится более упорядоченной и формализованной, а также более простой в реализации, чем методика проектирования устройств с жесткой аппаратной логикой.

Растущее семейство приборов

Все четыре БИС серии F100220 фирмы Fairchild предназначены для применения в системах с высокоразвитой шинной организацией. Их функциональная разбивка выполнена таким образом, чтобы обеспечить им максимально широкую область применения. Благодаря интеграции большего числа функций на каждой ИС и обработке каждой из них 8-бит слогов данных удалось уменьшить общую длину межсоединений и задержки сигналов в цепях между отдельными схемами. Эти задержки получились меньше, чем в любых выпускаемых в настоящее время 4-бит модулях-секциях. Кроме того, всюду, где возможно, применены двунаправленные шины, обеспечивающие уменьшение числа соединительных цепей, сокращение числа контактов? корпуса для каждого из приборов и экономию» площади печатных плат.

Для повышения надежности обработки и целостности данных в новых приборах фирмы Fairchild автоматически осуществляется генерация, хранение и проверка контрольных разрядов четности — по одному на каждый байт данных. Такой постоянный контроль по четности в существующих микропроцессорных секциях как правило, не предусмотрен. Однако его наличие является весьма важным и полезным свойством, которое позволяет с помощью диагностических программ осуществлять поиск неисправностей с точностью до прибора.

Выпускаемое фирмой Fairchild семейство - F100K ЭСЛ ИС малого и среднего уровня интеграции в настоящее время уже используется: в тех системах, в которых требуются высокое быстродействие и низкий уровень помех. В ЭСЛ-схемах фронты сигналов имеют относительно небольшие скорости нарастания, в результате-чего соответствующие помехи в быстродействующих схемах также получаются достаточно малыми. Наличие комплементарных выходов,, стабилизированный ток потребления от источника питания и возможность объединения выходов по схеме «монтажное-ИЛИ» также, как правило, облегчают разработку схем на базе ЭСЛ ИС. В приборах же серии F100K, в частности, дополнительно предусмотрена компенсация по напряжению и температуре, что обеспечивает постоянство выходных уровней напряжения, входных порогов переключения и задержек распространения в диапазоне температур 0—85°С и позволяет работать от одного источника питания напряжением от —4,2 до —5,7 В. Схемы имеют повышенный запас помехоустойчивости по постоянному току и значительно более узкие допуски значений переключательных характеристик, что дает возможность повысить рабочую частоту выполненных на их основе систем.

Задержки внутренних вентилей в этих ИС настолько малы, что главной составляющей-частью полных задержек изменения логических состояний в системах являются задержки в межсоединениях и корпусах ИС. Для более полной реализации столь высокого быстродействия необходимо поэтому применять как можно больше приборов, выполненных в виде БИС.

Один из возможных путей решения этой задачи, уже реализованный в настоящее время, — это применение вентильных матриц. Примером является матрица вентилей F200, содержащая базовый кристалл на 168 дискретных ЭСЛ-ключах. Конкретный вариант взаимного соединения этих ключей задается изменением топологии двух слоев металлизации кристалла, что позволяет быстро и гибко реализовать специализированные логические схемы, функционально эквивалентные по сложности 300 дискретным вентилям.

Однако экономически более эффективной альтернативой является микропроцессор на секционных элементах, в частности, комплект приборов серии F100220, которые представляют собой универсальные функциональные блоки, позволяющие реализовать самые разнообразные варианты архитектурных компоновочных решений и типы вычислительной аппаратуры. В новый комплект БИС входят:

— Блок интерфейса адресов и данных F100220 (схема ADIU), обладающий широкими возможностями по выполнению двоичных и десятичных арифметических операций, а также логических операций, операций сдвига и прочих операций обработки данных. Он может выполнять функцию арифметико-логического устройства (АЛУ) в информационном тракте и одновременно работать в качестве интерфейсного буфера памяти с использованием одного из трех его портов.

— Многофункциональная схема F100221 (схема MFN), которая содержит хранящие регистры фиксаторы с доступом через несколько двунаправленных шин. Этот прибор предназначен для выполнения таких разнообразных функций, как мультиплексирование/демультиплексирование данных, адресация регистрового стека, участие в обработке кода контроля ошибок или выполнение функций многопортового файла.

— Стек с двухканальным доступом F100222 (схема DAS), который представляет собой регистровый файл на 32 9-бит слова с двумя независимыми портами для данных, адресов и сигналов управления считыванием/записью.

— Блок программируемого интерфейса F100223 (схема PIU), представляющий собой универсальное устройство ввода-вывода, совместимое с ТТЛ ИС и предназначенное для стыковки центрального процессора или периферийного контроллера с системной шиной ВВ.

Вышеуказанные четыре схемы можно использовать в различных частях информационного тракта в микропрограммируемом компьютере. При их использовании в системе с 64-разрядными обрабатываемыми данными длительность цикла получается равной примерно 40 не.

Трехшинный модуль-секция

Блок интерфейса адресов и данных F100220 (схема ADIU) представляет собой 9-бит микропроцессорную секцию, которая допускает параллельное включение в случае необходимости обработки данных увеличенной разрядности. Схема имеет трехшинную структуру и содержит быстродействующее двоичное/десятичное АЛУ (рис.1). Все три шины (А, В и С), позволяющие осуществлять связь прибора с различными информационными трактами системы и ее регистровыми файлами, являются двунаправленными и имеют разрядность 9 бит — 8 бит данных и 1 бит четности.

Четыре командных разряда (I3, I2, I1, I0) и мультиплексируемая линия управления, нося- щая название линии состояния и модификатора функции (линия FMS), задают команды для системы ADIU. Входящие в набор команд схемы 27 команд включают разнообразные операции двоичной арифметики (арифметические операции над упакованными и распакованными двоично-десятичными числами, одноразрядные сдвиги, операции пересылки данных, логические операции и операции над кодами с исправлением ошибок.

Основным прибором нового семейства 8-бит секционных элементов является блок интерфейса адресов и данных F100220 (схема ADIU), обрабатывающий 8-бит дан
Рис.1. Основным прибором нового семейства 8-бит секционных элементов является блок интерфейса адресов и данных F100220 (схема ADIU), обрабатывающий 8-бит данные с дополнительным разрядом контроля четности. В его набор из 27 команд входят операции двоичной арифметики и арифметические операции над упакованными и распакованными двоично-десятичными числами.

Подача логической 1 (высокого уровня) на тактовый вход СР схемы ADIU запускает процедуру дешифрирования и исполнения соответствующей команды. Операнды могут поступать в АЛУ с любой из трех шин, из внутреннего регистра-фиксатора С или из регистра результата. Результат выполненной АЛУ операции всегда передается в регистр результата по заднему фронту тактового импульса, после чего с помощью соответствующих шинных разрешающих сигналов он может быть передан на любой из трех шинных формирователей схемы.

Для удобства выполнения условных переходов под управлением микропрограммного устройства управления в схеме ADIU предусмотрено также формирование признаков состояния, индуцирующих переполнение, машинный нуль или перенос, а также наличие ошибки, например, по четности, или недействительной цифры. Для построения быстродействующих устройств большей разрядности предусмотрено также формирование сигналов распространения переноса P̅ и генерации переноса G̅. При использовании в системе схемы ускоренного переноса, например F10G179, на которую подаются эти сигналы, можно реализовать 64-бит АЛУ с временем сложения менее 35 нс.

Несмотря на различия все вышеуказанные четыре функции, выполняемые многофункциональной схемой F100221 (схема MFN), обладают достаточной общностью, позволяющей реализовать их на одной БИС. Эта БИС содержит шесть 5-бит регистров-фиксаторов, загрузка и допуск к которым осуществляются при помощи пяти 5-бит двунаправленных шин, 10-бит двунаправленную функциональную шину, характер работы которой в разных режимах различен, два дополнительных функциональных входа и два входа сигналов разрешения для передатчиков и приемников.

Многофункциональный 4-бит блок

Хотя схема MFN предназначена для работы с 8-бит модулем-секцией, ограниченное количество выводов корпуса БИС (см. «Физические характеристики») заставило сделать все шины в этой схеме 5-разрядными. Как уже говорилось выше, все данные, обрабатываемые этими схемами, содержат контрольный разряд четности, формируемый и добавляемый автоматически; поэтому для каждого 8-бит слога данных предусмотрен 9-й бит контроля четности. Ограниченное количество выводов не позволило разместить в схеме MFN пять 9-бит шин, поэтому она работает с 4-бит данными, дополненными битом четности. Параллельное соединение двух схем MFN с использованием вентиля ИСКЛЮ-ЧАЮЩЕЕ-ИЛИ для разрядов четности позволяет получить 9-бит канал данных.

При работе в качестве шинного мультиплексора/демультиплексора функциональные линии F1—F3 схемы MFN управляют передачей данных с четырех двунаправленных 5-бит шин (А, В, С и D) на пятую двунаправленную 5-бит шину (Е) без внутреннего промежуточного хранения информации и с минимальной задержкой распространения. И наоборот, данные с шины Е можно передать на любую из шин А, В, С или D. В случае необходимости можно также выполнить поразрядное инвертирование данных, мультиплексируемых на шину Е, с соответствующим компенсирующим инвертированием разряда четности, обеспечивающим правильное сохранение четности данных во всех случаях.

В дополнительном режиме работы с кодом исправления ошибок схема MFN выполняет операции ИСКЛЮЧАЮЩЕЕ-ИЛИ над 4- или 8-байт полями, генерируя при этом необходимый контрольный код Хэмминга и соответствующий ему синдромный вектор.

Схема MFN генерирует код Хэмминга для выдаваемых данных, например для данных, записываемых в память, а синдромный вектор формируется для проверки правильности принимаемых данных, например данных, считанных из памяти. Затем схема MFN может выполнить дешифрирование синдромного вектора, чтобы определить, является ли соответствующее поле данных правильным или в нем имеется одноразрядная или многоразрядная ошибка.

В случае обнаружения одноразрядной ошибки производится декодирование байта данных, в котором содержится ошибка, а затем выдаются сигналы исправления ошибки на функциональные входы F9 — F12 той схемы ADIU, которая обрабатывает этот 8-бит байт. Эти сигналы говорят о том, какой именно бит на шинах А, В, С и D неправилен, согласно матрице Хэмминга для разрядов контроля четности. При обнаружении двухразрядной ошибки формируется специальный сигнал, который разработчики системы могут использовать для запуска других процедур восстановления информации.

При работе схемы MFN в режиме адресации регистрового стека два 4-бит поля данных (каждый со своим разрядом четности) объединяются в одно 8-бит поле с одним разрядом четности. Полученное поле представляет собой адрес стека и хранится в выходном регистре-фиксаторе,, называемом регистром адреса стека.

Доступ к шести регистрам-фиксаторам схемы MFN осуществляется по шинам А и В. Из шести регистров четыре используются в качестве индексных, а два — в качестве регистров страниц. При косвенной адресации старшие разряды адреса выбираются из одного из регистров страниц, а младшие независимо выбираются из одного из индексных регистров.

С другой стороны, для формирования прямого адреса содержимое регистра нулевой страницы можно использовать в сочетании с внешней константой, подаваемой по шине С или Е. И в данном случае при всех передачах осуществляется проверка и формирование содержимого разрядов контроля четности с дополнением до нечетности.

И наконец, в режиме работы в качестве многопортового файла пять двунаправленных 5-бит шин схемы MFN используются как каналы данных для доступа к четырем внутренним регистрам-фиксаторам. Ввод или выборка информации из каждого регистра осуществляются либо по соответствующей ему отдельной шине (В, С, D и Е), либо по общей шине (А) —в зависимости от сигналов на функциональных управляющих линиях F1 — F12.

В составе схемы стека с двухканальным доступом F100222 (схема DAS) реализован регистровый файл на 32 9-бит слова. Как следует из названия, этот файл имеет два независимых порта чтения/записи, каждый со своими собственными линиями данных и адреса и отдельными линиями сигналов управления чтением/записью (рис.2). В схеме выполняются проверка и хранение разряда контроля четности, кроме того, при необходимости возможна также проверка на четность и адресов. Поскольку эта схема представляет собой настоящую двухпортовую память, в ней возможна конфликтная ситуация использования одинаковых адресов, когда запись информации в некоторую ячейку памяти через один из портов перекрывается со считыванием или записью информации в ту же самую ячейку через другой порт. Схема признака совпадения адресов выявляет подобное совпадение и формирует сигнал, который можно использовать во внешних логических цепях для исправления такой ошибки. Максимальное время выборки для схемы DAS составляет 10 нс, так что она отлично подходит для использования в качестве блока быстродействующих арифметических или управляющих регистров в микропро-граммируемом процессоре или в устройствах буферизации данных.

Доступ к 32 9-бит регистрам, входящим в состав стека с двухканальным доступом F100222 (схема DAS), может осуществляться независимо по любой из шин А и
Рис.2. Доступ к 32 9-бит регистрам, входящим в состав стека с двухканальным доступом F100222 (схема DAS), может осуществляться независимо по любой из шин А и В. Логика проверки адресов предотвращает возможность записи информации в некоторый регистр через один из портов схемы в том случае, если этот же регистр читается или в него производится также запись через другой ее порт.

Интерфейс, совместимый с ТТЛ-схемами

Блок программируемого интерфейса F100223 (схема PIU) предназначен для осуществления обменов между центральным процессором, каналами и периферийными устройствами ВВ при вводе-выводе данных. Так как большинство интерфейсов ВВ выполнено с применением ТТЛ-схем, все каналы ВВ схемы PIU совместимы с ТТЛ ИС. На рис.3 показаны внутренние регистры этого прибора. Шины А, В и С содержат в общей сложности 26 линий, которые могут быть запрограммированы на однонаправленную или двунаправленную работу с автоматическим установлением связи или без него. Если требуется автоматическое установление связи, то четыре линии шины С используются для служебных сигналов данных и сигналов подтверждения (по две линии на каждую из шин А и В), обеспечивая координированную стартстопную передачу данных для двух других портов схемы. Все три порта имеют высокую токовую нагрузочную способность (48 мА) и выполнены на каскадах с разомкнутым коллектором; для приема сигналов в них использованы триггеры Шмитта с встроенным гистерезисом, что обеспечивает более эффективное подавление помех.

Блок программируемого интерфейса F100223 (схема PIU) содержит три шины, сопрягающие центральный процессор с девятью линиями выборки, которые совместим
Рис.3. Блок программируемого интерфейса F100223 (схема PIU) содержит три шины, сопрягающие центральный процессор с девятью линиями выборки, которые совместимы с ТТЛ ИС и имеют три возможных состояния. Эти линии позволяют осуществлять связь процессора с подключенным каналом или периферийным устройством.

Обмен данными с прибором, с которым осуществляется сопряжение, выполняется по девяти линиям выборки данных (линии DAL), имеющим три состояния. Эти линии совместимы с шинами на три состояния, обычно применяемыми в системах на ТТЛ-схемах. Кроме того, в схеме PIU предусмотрена мощная структура прерываний как по типовым условиям, так и по условиям, задаваемым самим пользователем, причем любое из условий может быть запрещено или замаскировано. Предусмотренная в схеме процедура идентификации-сравнения позволяет выполнять обмен данными между устройствами по шине с многими абонентами.

Для повышения производительности или для параллельной передачи адресов, команд или информации состояния между адресуемыми пунктами ВВ имеющиеся в схеме три двунаправленные шины могут быть расширены с организацией еще одного байтового канала передачи данных и независимой группы из четырех сигналов установления связи и управления.

В случае совместного использования портов А и В можно получить скорость обмена данными около 3 Мбайт/с. И в этом случае формирование и проверка разрядов четности при всех передачах данных гарантирует их целостность. Буферы в схеме PIU позволяют осуществить немедленную повторную передачу данных, которые были приняты с ошибками, обеспечивая тем самым возможность быстрой коррекции ошибок,, связанных с работой линии передачи. Кроме того, блокировка передачи данных с помощью схемы формирования подтверждающих сигналов (квитанций) после каждого байта предотвращает потери информации, возможные при передаче данных «вслепую». Все указанные меры защиты допускают возможность использования различных существующих связных протоколов, выбираемых применительно к конкретным условиям работы.

Для иллюстрации широких функциональных возможностей описанных выше приборов рассмотрим некоторый обобщенный 32-разрядный компьютер, выполненный на их основе. Микропрограммируемый ЦП этого компьютера составлен из четырех схем ADIU, а в его информационных трактах использовано большое количество схем DAS и MFN (рис.4). Сочетание схемы ADIU и DAS дает мощную структуру, способную выполнять операции двоичной или десятичной арифметики и логические операции и содержащую сверхоперативную память с чтением/записью, обеспечивающую межшинные передачи и модификации данных или адресов.

Один из возможных вариантов реализации 32-разрядного компьютера на вышеописанных секционных элементах содержит четыре схемы ADIU, образующие арифметич
Рис.4. Один из возможных вариантов реализации 32-разрядного компьютера на вышеописанных секционных элементах содержит четыре схемы ADIU, образующие арифметическое устройство и устройство управления (АЛУ), и два банка схем DAS — по одному на каждую из шин данных схем ADIU, — образующих набор регистровых файлов. Третья шина схемы ADIU используется для ввода-вывода информации.

Поступающие значения исходных операндов и выдаваемые результаты для портов А и В схемы ADIU передаются по шинам А и В системы соответственно. Сами шины А и В подключены к двунаправленным портам А схем DAS, однако в случае необходимости к этим шинам могут быть подключены и другие приборы.

Физически схемы DAS сгруппированы по четыре прибора, однако по логической структуре они организованы в 8 банков по 16 регистровых, файлов. Их адресация обеспечивается двумя схемами MFN, работающими в режиме адресации регистрового стека. В случае необходимости 9-бит адресные выходы этих схем MFN могут осуществлять адресацию до 16 банков по 16 регистров каждый. Такая организация помогает выполнять контекстное переключение, необходимое в таких применениях, как обслуживание прерываний или мультипрограммирование. Вместо затрат машинного времени на передачу содержимого рабочих регистров в память и его возврат из памяти, которые необходимы при выполнении прерываний, организованная таким образом система просто переключается на новый банк рабочих регистров.

Благодаря наличию двух независимых портов схема DAS может образовывать два независимых входных операнда для схемы ADIU и принимать и запоминать результат в течение одного и того же цикла. Более того, способность этой схемы к одновременному выполнению двух операций чтения/записи позволяет запоминать предыдущий результат АЛУ с одновременной выборкой нового числа для выполнения следующей арифметической операции или продолжения выполнения арифметической операции с двойной точностью.

Микропрограммный контроллер

Управление рассмотренным арифметическим и логическим устройством ЦП осуществляет микропрограммный контроллер. Этот блок машины вызывает из памяти макрокоманду, дешифрирует ее и через блок микропрограммного последовательного управления выбирает очередную микрокоманду из управляющей памяти. Здесь схема DAS может быть использована в качестве макрокомандного регистра, предназначенного для буферизации поступающих из основной памяти макрокоманд. Благодаря своему 10-нс времени выборки схема DAS может выбирать следующие команды (как в обычном последовательном порядке, так и по условным переходам) еще во время исполнения предыдущей команды. Адресные указатели выбирают текущие команды, подлежащие дешифрированию, а с помощью простого алгоритма можно организовать приращение значения указателя как для случая условного перехода, так и при его отсутствии.

В настоящее время разрабатывается БИС микропрограммного последовательного управления F100224, предназначенная для рассматриваемого микропрограммного контроллера; для построения управляющей памяти этого блока машины уже выпускается набор приборов памяти F10Q4XX. Для хранения выполняемой в текущий момент микрокоманды используется регистр микрокоманд. Это обеспечивает возможность совмещения исполнения текущей микрокоманды с выборкой следующей микрокоманды (конвейерный, поточный режим работы).

Завершает структуру ЦП еще один набор схем MFN. Предусмотренное в этих схемах мультиплексирование/демультиплексирование двунаправленных шин позволяет применять их для выполнения таких операций над форматами данных, как «перетасовка» байтов или циклические сдвиги элементов при обменах схемами ADIU и .MFN с системной шиной данных.

В процессоре оперативной памяти машины сочетание схем ADIU и MFN используется для обработки адресных полей и данных, которыми обмениваются ОЗУ, ЦП и каналы ВВ. Эти схемы выполняют также проверку достоверности данных, сравнение адресов и контроль границ. Процессор ОЗУ выполняет исправление одноразрядных ошибок и обнаружение двухразрядных ошибок для 32- и 64-бит данных.

В схеме DAS хранится ключевая информация дли защиты памяти при выборке и ее эффективного разбиения. Кроме того, двухпортовая конструкция схемы DAS позволяет применять ее в качестве кэш-интерфейса для основного ОЗУ в тех случаях, когда многоразрядный информационный тракт с меньшим быстродействием управляет одним портом, а тракт меньшей разрядности работает со вторым портом с более высоким быстродействием, причем все это происходит в произвольной последовательности. Предусмотрено обнаружение случайных адресных конфликтов, с тем чтобы можно было предпринять соответствующие действия.

Связи между ЦП и каналами, между двумя каналами и между каналами и контроллерами ВВ осуществляются с помощью схем PIU. Схемы ADIU подключаются к этим схемам PIU своими портами С через пары схем MFN, работающих в режиме многопортовых файлов. Четыре внутренних порта ВВ работают при этом в качестве шинных интерфейсных регистров байтовой разрядности. С помощью преобразователей логических уровней (схем типа F100124, F100125) каждый из портов может быть выбран и сзязан с внешними ТТЛ-схемами. Схема PIU сопрягает всю систему с другими внешними ТТЛ-интерфейсами. Ее гибкая структура шин ВВ позволяет организовать эффективную иерархию блоков памяти для передачи последовательностей команд, кодов состояния и адресов.

Очевидно, что при построении подобного микропрограммного компьютера необходимо обратить определенное внимание и на разработку самих микрокоманд. Обычно ход выполнения микрокоманд микропрограммы задается инструкциями контроллера последовательности и полями адресов вставления (условных переходов). Во время условных переходов микропрограмма может изменять последовательность исполнения заложенных в ней команд в зависимости от кодов состояний внешних тест-входов и кодов условий, поступающих из информационного тракта. Другие поля микрокомандного слова содержат инструкции и адреса для схем ADIU, MFN, DAS и других различных логических схем системы.

Такой формат микрокомандного слова является исключительно горизонтальным. Это означает, что в микрокоманде для каждой управляющей функции предусмотрено свое специальное поле. Однако разработчик может пойти на некоторое уменьшение быстродействия машины и выбрать так называемую более вертикальную схему, которая обеспечит снижение стоимости. Он может, например, пойти на многоцелевое использование управляющих полей, чтобы тем самым уменьшить разрядность микрокомандного слова и соответственно снизить стоимость машины.

Новое семейство 8-бит секционных элементов служит дополнением и расширением для семейства F100K субнаносекундных ЭСЛ ИС малого и среднего уровня интеграции и примыкающей к ним вентильной матрицы F200. Все эти приборы в совокупности образуют чрезвычайно эффективный набор функциональных элементов для построения быстродействующих вычислительных систем. Новое семейство содержит наиболее быстродействующие и многоразрядные приборы по сравнению со всеми выпускаемыми сейчас секционными элементами, с двунаправленными шинами и встроенными схемами генерации, запоминания и контроля битов четности.

Будущие ЭСЛ БИС

В настоящее время определяются технические характеристики и разрабатываются новые схемы, которые должны дополнить и расширить уже выпускаемое семейство. Как уже говорилось, в список запланированных к выпуску изделий включен быстродействующий блок последовательного микропрограммного управления. Последующие разработки ЭСЛ-схем серии F100K ставят своей целью прежде всего создание приборов с более высокой плотностью упаковки (приблизительно 5000 вентиль/кристалл), а не дальнейшее сокращение задержек внутренних вентилей БИС. При субнаносекундном быстродействии элементов скоростные характеристики систем можно улучшать только с помощью повышения уровня интеграции кристаллов БИС и оптимизации конструкции их корпусов. Поэтому главными направлениями развития и совершенствования ЭСЛ БИС являются новые технические решения в области схемотехники и методов сборки схем в корпуса.

Автор выражает признательность Уильяму Оуэну, Дэниелу Уонгу, Чеку Чу и Патрику Иину из группы разработки ЭСЛ ИС за помощь в технических вопросах.

Дочерние статьи:

Физические характеристики

Выходные данные:

Журнал "Электроника" том 52, No.16 (568), 1979г - пер. с англ. М.: Мир, 1979, стр.45

Electronics Vol.52 No.16 August 02, 1979 A McGraw-Hill Publication

P.Chu. ECL accelerates to new system speeds with higii-density byte-slice parts, pp. 120—125.

Раздел: МЕТОДЫ, СХЕМЫ, АППАРАТУРА

Тема:     Интегральные схемы





Дата последнего изменения:
Thursday, 21-Aug-2014 09:10:44 MSK


Постоянный адрес статьи:
http://az-design.ru/Support/HardWare/Fairchild/D19790802Elc032.shtml