Правильная ссылка на эту страницу
http://az-design.ru/Support/HardWare/Intel/D19840614Elc039.shtml

Динамическое К МОП ЗУПВ емкостью 256К с высоким быстродействием и сверхмалым потреблением мощности в режиме хранения

УДК 681.327.67-185.4:621.3.049.774

Амр Мохсен (Arm Mohsen)
Фирма Intel Corp. (Портленд, шт.Орегон)

Роджер Кунг (Roger Kung)
Фирма Intel Corp. (Портленд, шт.Орегон)

Джо Шюц (Joe Schutz)
Фирма Intel Corp. (Портленд, шт.Орегон)

Пол Мэдленд (Paul Madland)
Фирма Intel Corp. (Портленд, шт.Орегон)

Карл Симонсен (Carl Simonsen)
Фирма Intel Corp. (Портленд, шт.Орегон)

Эсмат Хамди (Esmat Hamdy)
Фирма Intel Corp. (Портленд, шт.Орегон)

Кен Ю (Ken Yu)
Фирма Intel Corp. (Портленд, шт.Орегон)

Arm Mohsen, Roger Kung, Joe Schutz, Paul Madland, Carl Simonsen, Esmat Hamdy, Ken Yu. C-MOS 256-K RAM with wideband output stands by on microwatts, pp.138—143.

Подробно описано динамическое К/МОП ЗУПВ с произвольной выборкой емкостью 256К и временем выборки 120 нс, изготовленное по технологии с двумя уровнями поликремния. В ЗУ применены новые архитектурные и схемные решения, благодаря которым оно отлично подходит для систем кэш-памяти и графических компьютерных систем.

Динамическое ЗУ с произвольной выборкой 51C256 с организацией 256К*1 бит, изготавливаемое по высококачественной К/МОП-технологии C-H-MOS III-D, может служить хорошим примером того, как на базе К/МОП-технологии успешно решаются сложные приборные и схемотехнические проблемы проектирования динамических ЗУПВ. Оно также показывает, как применение новых архитектурных принципов и схемных решений позволяет реализовать ряд новых возможностей, отсутствующих в п-каналь-ных динамических МОП ЗУ.

ЗУПВ 51C256 (рис.1) обладает высокой скоростью выборки по строкам и повышенным быстродействием при выборке данных по столбцам, благодаря чему оно вполне удовлетворяет требованиям, предъявляемым к компонентам памяти для высокопроизводительных систем кэш-памяти, графических дисплеев с поразрядным отображением информации и систем обработки сигналов. А благодаря сверхмалому потреблению мощности в режиме хранения и высокой плотности упаковки ЗУ 51C256 хорошо подходит и для различных портативных систем и систем с батарейным резервированием памяти.

Матрица запоминающих элементов в ЗУПВ 51С256 организована в восемь блоков со спаренными металлическими разрядными линиями и поликремниевыми словарными
Рис.1. Матрица запоминающих элементов в ЗУПВ 51С256 организована в восемь блоков со спаренными металлическими разрядными линиями и поликремниевыми словарными линиями. Каждый из блоков разделен набором первичных усилителей считывания на две половины. Это уменьшает длину, а тем самым и электрическую емкость разрядных линий.

При проектировании динамического ЗУПВ у разработчика имеется большой выбор различных вариантов технологии, архитектурных и схемотехнических решений, которые для получения: оптимальных рабочих характеристик, стоимостных показателей, технологичности и надежности он должен очень тщательно выбирать и комбинировать. В технологии C-H-MOS III-D (табл.1) используется два уровня поликремния, а применение новой архитектуры и новых схемных решений позволило получить ЗУ со сверхмалым потреблением мощности в режиме хранения, увеличенными интервалами регенерации, малыми временами выборки и ускоренной выдачей выходных данных в широком диапазоне допустимых рабочих режимов.

Таблица 1. Параметры технологии C-H-MOS III-D

Элемент структуры или конструкции

Описание или величина

Подложка

Эпитаксиальный p-слой на сильнолегированной подложке p-типа

Карман для получения К/МОП-схем

Карман n-типа глубиной 3,5 мкм

Количество поликремниевых слоев

2

Минимальная ширина линии/точность совмещения

1,5 мкм/0,5 мкм

Слои, вытравливаемые плазменным методом в реакторе с параллельными электродами

Нитрид, поликремний, окисел и алюминий

«Птичий клюв» в запоминающем конденсаторе

0,2 мкм

Толщина диэлектрика в запоминающем конденсаторе

15 нм

Транзисторы

25 нм/1,2 мкм с n+-областями с плавным распределением примеси

Глубина переходов

0,3 мкм

Резервирование

Электрически пережигаемые поликремниевые перемычки

Технология C-H-MOS III-D

Главным блоком кристалла динамического ЗУПВ является матрица плотноупакованных запоминающих элементов, занимающая примерно половину общей площади кристалла. Встроенные адресные буферные регистры хранят адреса строки и столбца ЗУ; каскады предварительной дешифрации, основные дешифраторы и их выходные формирователи выбирают соответствующие строку и столбец в матрице запоминающих элементов. Сигналы, образующиеся при считывании из запоминающих элементов хранимых в них зарядов, усиливаются набором первичных усилителей считывания, а затем восстанавливаются до полного уровня напряжения питания с помощью набора восстанавливающих схем. Затем эти усиленные сигналы в определенный момент времени передаются на шины ввода-вывода матрицы запоминающих элементов и дополнительно усиливаются набором вторичным усилителей считывания и выходными буферами, которые управляют внешними по отношению к ЗУ нагрузочными емкостями.

Матрица запоминающих элементов в ЗУ 51C256 организована в восемь блоков со спаренными металлическими разрядными линиями и поликремниевыми словарными линиями. Сдвоенные дешифраторы строк с выходными формирователями уменьшают задержку в поликремниевых словарных линиях, ускоряя тем самым выборку данных. Бутстрепная схема формирования отрицательных напряжений на словарной линии позволяет записывать в запоминающие элементы уровень напряжения, равный полному напряжению питания ЗУ. Каждый из восьми блоков матрицы запоминающих элементов разделен на две половины набором мультиплексируемых первичных усилителей считывания. Это уменьшает длину разрядной линии и улучшает величину отношения емкости разрядной линии к емкости запоминающего элемента, обеспечивая вполне приемлемую величину считываемого сигнала — 190 мВ.

Сигналы считываются с помощью тактируемою р-канального триггерного усилителя считывания, который во время срабатывания полностью отключается от своих разрядных линий (рис.2). Во внутренние узлы усилителя считывания включено по паре конденсаторов, которые перед считыванием предварительно возбуждаются и благодаря этому выполняют функции подстройки рабочей точки и повышения усиления. К каждому из плеч усилителя считывания подключен триггерный усилитель на n-канальных транзисторах, который выполняет функцию активного восстановления уровня напряжения на своей разрядной линии. В течение нормального времени предзаряда на разрядных линиях путем активного восстановления устанавливаются напряжения питания (VDD) или земли (VSS). Их выравнивание осуществляется на начальной стадии цикла обращения, в результате чего часть интервала предзаряда распространяется на следующий цикл, уменьшая тем самым длительность цикла обращения к ЗУ.

Сигналы считываются тактируемым триггерным усилителем, который во время обработки сигнала полностью отключается от разрядных линий. В областях, заключ
Рис.2. Сигналы считываются тактируемым триггерным усилителем, который во время обработки сигнала полностью отключается от разрядных линий. В областях, заключенных в сплошную рамку, все транзисторы p-канальные; в других областях, например в триггерных усилителях, активно восстанавливающих уровни напряжения на разрядных линиях перед считыванием, используются n-канальные приборы.

Считывание сигнала в матрице запоминающих элементов происходит при уровне напряжения на разрядных линиях, равном половине напряжения питания VDD. Благодаря этому устраняется необходимость применения фиктивных элементов и уменьшаются средний и максимальный токи питания в режиме обращения. В течение цикла обращения напряжение на половине разрядных линий возрастает с VDD/2 до VDD, а на второй половине разрядных линий снижается с VDD/2 до VSS. Дополнительное уменьшение максимального тока питания достигается посредством соответствующей синхронизации наборов n-канальных триггерных восстанавливающих усилителей в периоды обращения и предзаряда. Благодаря схеме считывания с исходными уровнями напряжения VDD/2 обеспечивается также повышение скорости передачи заряда из запоминающего элемента в разрядную линию и тем самым уменьшается общее время выборки.

Для повышения выхода годных при изготовлении ИС в состав ЗУ 51C256 включены резервные строки и столбцы. Замена случайно распределенных дефектных запоминающих элементов выполняется с помощью электрически программируемых поликремниевых плавких перемычек, выбираемых с помощью сдвигового регистра.

В матрице запоминающих элементов ЗУ 51C256 предусмотрены четыре шины ВВ. Это сделано для возможности ее непосредственного преобразования в схему с четырьмя выходами. Такая конфигурация особенно привлекательна для малых систем памяти, в которых требуются повышенная скорость обмена данными и пониженная мощность в режиме обращения к памяти. Все периферийные схемы и схемы обслуживания матрицы запоминающих элементов в ЗУ выполнены на базе статических и тактируемых К/МОП-схем. Это сделано для того, чтобы получить высокое быстродействие и расширенный диапазон допустимых режимов работы. Благодаря сдвоенным дешифраторам строк и применению технологии H-MOS III с уменьшенными размерами транзисторов типовое время выборки ЗУ 51C256 (tRAC), отсчитываемое от строба адреса строки (#O̅L̅1̅#RAS), составляет менее 100 нс, а типовое время предзаряда (tRP) — менее 50 нс.

В технологии C-H-MOS III-D используются два уровня поликремния и самые современные технологические методы и оборудование. Сечение изготавливаемых по этой технологии запоминающего элемента и МОП-транзисторов показано на рис.3. Для уменьшения эффективного сопротивления подложки она выполнена в виде сильнолегированной основы р-типа с эпитакси-альным р-слоем. Это к тому же повышает невосприимчивость к защелкиванию и уменьшает падения напряжения от токов в подложке, генерируемых n-канальными МОП-транзисторами с короткими каналами. P-канальные МОП-транзисторы схемы и запоминающие элементы выполнены в кармане n-типа.

Эпитаксиальный слой р-типа на сильнолегированной подложке p-типа позволяет снизить падения напряжений под действием токов подложки, генерируемых канал
Рис.3. Эпитаксиальный слой р-типа на сильнолегированной подложке p-типа позволяет снизить падения напряжений под действием токов подложки, генерируемых каналами n-канальных МОП-приборов. Неосновные носители, создаваемые при движении α-частиц через подложку, отражаются от кармана n-типа.

Второй уровень поликремния позволяет получить плотноупакованныи запоминающий элемент с высокой эффективностью использования площади запоминающего конденсатора. Критические слои ИС выполняются методом непосредственного пошагового репродуцирования, который дает разрешающую способность 1,5 мкм и точность совмещения 0,5 мкм. Для уменьшения подтравливания в поперечном направлении все тонкие пленки и слои диэлектрика травятся в плазменных реакторах с параллельными обкладками. Толщина затворного окисла транзисторов уменьшена до 25 нм, длина каналов — до 1,2 мкм. В результате задержки вентилей составляют всего 200 пс, а величина произведения быстродействие × мощность — всего 10 фДж.

Благодаря изготовлению n+p-переходов с плавным распределением примеси уменьшены эффекты горячих электронов в n-канальных МОП-транзисторах. Свойства пассивирующих слоев полностью удовлетворяют жестким требованиям к надежности для кристаллов, собираемых в пластмассовые корпуса. В технологии C-H-MOS III-D используется в общей сложности 11 фотошаблонов, что вполне сравнимо со сложностью n-канальных МОП-технологий с эквивалентными показателями плотности упаковки и рабочими характеристиками.

В табл.2 приведено сравнение основных параметров и показателей технологии C-H-MOS III-D с другими видами МОП-технологии с учетом ее развития в течение последних 12 лет. Благодаря значительному уменьшению геометрических размеров транзисторов достигнуто значительное улучшение как задержек вентилей, так и величины произведения быстродействие × мощность. Технология C-H-MOS III-D не только не уступает технологии H-MOS III по быстродействию вентилей и плотности упаковки, но и значительно ее превосходит по величине произведения быстродействие × мощность, так как предусматривает применение К/МОП-схем.

Таблица 2. Эволюция МОП-технологии

Показатель

N-канальная МОП-технология с обогащенными транзисторами

N-канальная МОП-технология с обедненными нагрузками

H-MOS I

H-MOS II

H-MOS III

C-H-MOS IH-D

Год освоения

1972

1974

1977

1980

1983

1984

Длина канала, мкм

6

6

3

2,0

1,2

1,2

Толщина затворного окисла, нм

120

120

70

40

25

25

Глубина переходов, мкм

2

2

0,8

0,5

0,3

0,3

Минимальная задержка вентилей, нс

12

4

1

0,4

0,2

0,2

Произведение быстродействие × мощность, пДж

18

4

1

0,5

0,25

0,01

Подавление инжекции носителей

Однотранзисторный р-канальный запоминающий элемент ЗУПВ 51C256 при площади 70 мкм2 имеет весьма солидную электрическую емкость запоминающего конденсатора — 55 фФ. Благодаря узким изолирующим промежуткам запоминающий конденсатор удалось разместить на значительной части площади элемента. Уменьшить изолирующие промежутки позволил эффект повышения приповерхностной концентрации фосфора в кармане n-типа на границе окисел-кремний. Дополнительно повысить емкость позволили применение тонкого диэлектрика (толщина менее 15 нм), имплантация примеси в запоминающий элемент и новая технология выращивания защитного окисла с уменьшенным «птичьим клювом». В этой технологии горизонтальное распространение толстого изолирующего окисла в активную область канала не превышает 0,2 мкм. В результате средний хранимый в запоминающем элементе заряд составляет солидную величину, а именно 275 фКл.

Повышенные рабочие напряжения p-канального транзистора позволяют реализовать эффективные бутстрепные схемы, генерирующие отрицательные напряжения для управления запоминающим транзистором в элементах ЗУ 51C256, не ухудшая никакие другие характеристики этих транзисторов. Запоминающий элемент целиком расположен в кармане n-типа, подключенном к источнику питания с напряжением VDD. Обратно смещенный переход между карманом n-типа и подложкой действует как эффективный барьер для неосновных носителей, снижая тем самым частоту случайных сбоев ЗУ под действием ударов альфа-частиц. Этот переход также улучшает характеристики регенерации матрицы запоминающих элементов и защищает элементы от паразитных, инжектируемых в подложку зарядов, источником которых могут являться быстродействующие периферийные схемы ЗУ. Кроме того, малые токи ударной ионизации в запоминающем р-канальном транзисторе элемента, выполненном в кармане n-типа, обеспечивают низкий уровень паразитной инжекции зарядов в области матрицы памяти.

Чтобы получить высокую защищенность от защелкивания и малый ток питания в режиме хранения, в ЗУ 51С256 отсутствуют генераторы подкачки зарядов, вырабатывающие дополнительное напряжение смещения подложки или кармана. Подложка р-типа и карманы n-типа подключены к полюсам VSS и VDD источника питания соответственно. При работе матрицы запоминающих элементов в кармане n-типа с относительно высоким удельным сопротивлением и без дополнительного обратного смещения относительно уровня VDD необходимо предусмотреть тщательное подавление всех источников инжекции паразитных носителей. Любые отрицательные перепады напряжения в электрических узлах внутри кармана n-типа могут через различные цепи связи вызывать локальные прямые смещения переходов и инжекцию носителей из других узлов, находящихся под напряжением VDD (рис.4). Эти интервалы прямого смещения обычно имеют малую длительность. Внешняя обкладка запоминающего конденсатора, соединенная с шиной питания, и соединения разрядных линий с источником питания VDD обычно имеют различные времена срабатывания. В число других источников помех входят переходные броски напряжений на шинах и колебания напряжения на выводах питания, связанные с их конечной индуктивностью.

Перепады напряжений в различных узлах кармана n-типа, не имеющего дополнительного смещения относительно уровня V<sub>DD</sub>, могут из-за емкостных с
Рис.4. Перепады напряжений в различных узлах кармана n-типа, не имеющего дополнительного смещения относительно уровня VDD, могут из-за емкостных связей вызывать кратковременные локальные прямые смещения и инжекцию носителей из других узлов с напряжением VDD. Все возможные источники инжекции носителей необходимо тщательно подавлять.

Широкий диапазон рабочих режимов

В наихудшем случае при работе ЗУ в режиме обращения паразитная инжекция происходит многократно и в течение интервала регенерации может повторяться до 20 тыс. раз. Чтобы обеспечить большой запас работоспособности по режимам, количество носителей, коллектируемых запоминающим узлом элемента при каждой инжекции, должно составлять менее пяти дырок.

С помощью подробного моделирования эффектов инжекции и коллектирования носителей в кармане n-типа было определено, что допустимая величина локального прямого смещения составляет 100 мВ при его длительности менее 10% общего времени цикла. Подробное моделирование матрицы запоминающих элементов и анализ явления инжекции носителей помогли оптимизировать конструкцию защитных перемычек (straps) и правильно выбрать динамические параметры основных сигналов и временные параметры узлов подключения питания в кармане n-типа. Испытания ЗУ 51C256 подтвердили, что оно обладает высокой устойчивостью к возмущениям под действием инжекции носителей в граничных рабочих режимах и при больших помехах по шинам питания.

Для синхронизации различных функций на кристалле динамического ЗУПВ применена целая последовательность тактовых импульсов, генерируемых и соответствующим образом синхронизируемых при подаче на прибор внешних стробов адреса строки R̅A̅S̅ и столбца C̅A̅S̅. К/МОП-схемы позволяют более эффективно, чем обычные n-канальные МОП-схемы, реализовать эти тактовые формирователи. Тактовый К/МОП-генератор представляет собой просто цепочку инверторов, работающих на заданную емкостную нагрузку. В технологии C-H-MOS III-D задержка инвертора может быть сделана равной всего 0,20 нс; для получения оптимального быстродействия количество инверторов и размеры входящих в них транзисторов выбраны в соответствии с величиной выходной нагрузочной емкости.

Для уменьшения тока питания и формирования на выходной нагрузке уровней напряжения, равных полному напряжению питания, в n-канальных МОП-генераторах применяются двухтактные формирователи и внутренние бутстрепные каскады. Это вызывает дополнительную задержку, связанную с предзарядом и последующим отключением внутренних бутстрепных емкостей от источников сигналов. К/МОП-формирователь не только занимает на кристалле меньшую площадь, но и более эффективно переключает выходную нагрузку, снижая тем самым рассеиваемую мощность и рабочую температуру.

Кроме того, тактовый К/МОП-формирователь обеспечивает более высокую величину выходного тока на единицу входной емкости. Поэтому при использовании К/МОП-схем во входных каскадах, преобразующих ТТЛ-уровни в МОП-уровни, можно использовать меньшие по размерам транзисторы, а затем усиливать эти преобразованные сигналы другими внутренними ин-верторными каскадами. Данное обстоятельство позволяет уменьшить входные емкости и статические токи питания входных каскадов, управляемых ТТЛ-уровнями сигналов.

Архитектура ЗУ 51C256 и его построение на базе К/МОП-схем обеспечивают уменьшение токов питания в режимах обращения, хранения и регенерации по сравнению с аналогичными n-канальными МОП-приборами. При длительности цикла обращения 240 нс типовой ток питания в режиме обращения не превышает 45 мА. Максимальная мгновенная величина тока питания равна всего 130 мА, а типовой ток питания в режиме хранения при управлении ЗУ сигналами с К/МОП-уровнями составляет менее 5 мкА. Более того, при существенно увеличенном интервале, регенерации, равном 32 мс, сумма токов питания при регенерации и хранении не превышает 230 мкА.

Схема считывания с исходным уровнем напряжения VDD/2, используемая в матрице запоминающих элементов, снижает ток питания в режиме обращения примерно на 10 мА; кроме того, она уменьшает переходные броски тока питания, которые дополнительно уменьшаются благодаря распределению функции восстановления напряжения на разрядных линиях между периодами обращения и предзаряда. Тактовые К/МОП-формирователи и входные буферы тоже дают значительное уменьшение мощности, необходимой для переключения различных емкостных нагрузок в разных участках кристалла.

Кроме того, применение К/МОП-дешифраторов с переключением в выбранное состояние значительно уменьшает токи питания при заряде и разряде строчных и столбцовых дешифраторов — токи, с которыми обычно связана одна из наиболее серьезных проблем бросков тока в динамических ЗУПВ. В обычном n-канальном МОП-дешифраторе с переключением в невыбранное состояние имеется целый набор внутренних узлов, предварительно заряженных до напряжения VDD. При поступлении сигналов с адресных линий все дешифраторные каскады, кроме одного, разряжаются до низкого напряжения и переходят в невыбранное состояние. В результате в подложке возникает сильная колебательная помеха, которая может вызывать паразитную инжекцию зарядов и перекрестные наводки. В случае применения К/МОП-схем можно сделать дешифратор, переключающийся в выбранное состояние, в котором изменение напряжения происходит только в одном выбранном выходном каскаде вообще без статического потребления тока питания. При этом также уменьшаются внутренние и внешние броски токов и броски напряжения в подложке. Дополнительное демпфирование бросков тока питания и помех достигается в ЗУ 51C256 благодаря дополнительной емкости между выводами VDD и VSS, образованной емкостью кармана n-типа (в котором расположена матрица запоминающих элементов) относительно подложки ИС.

Другой важный фактор связан с тем, что применение К/МОП-схем во входном каскаде буфера сигнала RAS в ЗУ 51C256 обеспечивает малый ток питания в режиме хранения, определяемый только утечками переходов. При входных сигналах с К/МОП-уровнями типовая величина этого тока составляет менее 5 мкА, а его предельное паспортное значение задано равным 100 мкА. Даже при входных сигналах с ТТЛ-уровнями ток питания в режиме хранения увеличивается всего до 2 мА. Другое существенное преимущество ЗУ 51C256 состоит в том, что оно имеет увеличенный интервал регенерации, составляющий 32 мс.

Ускоренный режим выдачи данных

Хорошо известно, что характеристики регенерации n-канальных динамических МОП ЗУПВ обычно определяются тепловой генерацией носителей на дефектах в подложке, расположенных в пределах одной диффузионной длины от запоминающих элементов. Такие неосновные носители ограничивают интервалы регенерации ЗУ. Выполнение матрицы запоминающих элементов в обратно смещенном кармане n-типа резко уменьшает этот тепловой ток утечки зарядов.

Карман n-типа ограничивает воздействие неосновных носителей на запоминающие элементы только теми носителями, которые генерируются под действием тепла в самом кармане, а глубина кармана значительно меньше диффузионной длины. Градиент концентрации примеси в кармане образует тормозящее поле, которое дополнительно уменьшает количество коллектируемых запоминающими элементами неосновных носителей.

В ЗУ 51С256 благодаря использованию К/МОП-схем достигнута высокая скорость передачи данных в рамках новых функциональных возможностей, которые упрощают применение этого прибора в системах без увеличения мощности, рассеиваемой им в режиме обращения. Это достигнуто использованием чисто статических схем в мультиплексированных адресных буферах, дешифраторах столбцов и внутренних трактах данных. Выполненные на К/МОП-схемах статические буферы рассеивают мощность только при переключениях. Статические столбцовые дешифраторы с переключением в выбранное состояние потребляют мощность только для заряда выходной емкости выбранного дешифра-торного каскада и для разряда выходной емкости каскада, который был выбран до этого момента. В результате исключается время предзаряда адресных буферов, столбцовых дешифраторов и буферов ввода-вывода данных между последовательными циклами опроса столбцов по одной строке и скорость выдачи данных на выходе ЗУ значительно увеличивается — до более. 15 МГц (табл.3). В тактируемых динамических схемах n-канальных динамических МОП ЗУ специальные времена предзаряда принципиально необходимы.

Таблица 3. Сравнение временных характеристик динамических К/МОП и n-канального МОП ЗУПВ емкостью 256К

Паспортная временная характеристика, нс

К/МОП ЗУПВ
(51С256 фирмы Intel)

N-канальное МОП ЗУПВ
(МВ81256 фирмы Fujitsu)

Модель 12

Модель 15

Модель 12

Модель 15

JRAC (время выборки от строба адреса строки)

120

150

120

150

tCAC (время выборки от строба адреса столбца)

25

30

60

75

tRCD (время задержки сигнала C̅A̅S̅ относительно R̅A̅S̅)

30—95

30—120

22—60

25—75

tCAA (время выборки по адресу столбца)

55

70

tRC (время цикла считывание/запись)

190

240

220—230

260—280

tPC (время цикла считывание/запись в импульсном или страничном режиме при произвольном доступе к 512 бит)

65

80

120

145

tNC (время цикла считывание/запись в слоговом режиме при доступе к 4 последовательным битам)

65

80

В ЗУ 51C256 есть два возможных выходных режима работы, которые задаются конфигурацией фотошаблона соединительной металлизации: импульсный режим и статический столбцовый режим. Импульсный режим аналогичен обычному страничному режиму работы. После выборки некоторой строки матрицы запоминающих элементов все ее 512 бит информации, считанные во внутренние усилители считывания, можно выбрать в произвольном порядке путем последовательного стробирования новых адресов столбцов тактовым импульсом C̅A̅S (рис.5). Благодаря применению статических схем функция импульса C̅A̅S̅ сводится при этом только к записи адресов столбцов во внутренние регистры и включению выходного усилителя-формирователя во время циклов считывания или включению буферов записи во время циклов записи.

Благодаря использованию в ЗУ 51C256 статических схем заметно облегчается проектирование систем памяти на его основе. Это хорошо видно по данной времен
Рис.5. Благодаря использованию в ЗУ 51C256 статических схем заметно облегчается проектирование систем памяти на его основе. Это хорошо видно по данной временной диаграмме режима выборки с мультиплексированием адресов. Допустимый диапазон для времени задержки между сигналами R̅A̅S̅ и C̅A̅S̅ (tRCD) намного больше, чем у аналогичных n-канальных МОП ЗУ.

Когда на вход C̅A̅S̅ подается логическая 1, статические адресные буферы находятся в «не-защелкнутом» состоянии, так что входные адреса могут свободно проходить на статические столбцовые дешифраторы. Поэтому выборка очередного столбца начинается сразу после появления логической 1 на входе C̅A̅S̅ и короткий интервал предзаряда для сигнала C̅A̅S̅ (tCP) оказывается «скрытым» во время выборки tCAP, отсчитываемом от положительного фронта сигнала C̅A̅S̅. Длительность цикла в таком импульсном режиме tPC ограничена только величиной времени tCAP К тому же временной допуск на положение отрицательного фронта сигнала C̅A̅S̅ оказывается достаточно большим — его можно подавать в любое время от tCAP—tCP до tCAC (время выборки, отсчитываемое от сигнала C̅A̅S̅) — и не ограничивает общее время цикла. Данное обстоятельство упрощает разработку систем памяти. Запись адресов в адресные буферы на отрицательном фронте сигнала C̅A̅S̅ позволяет заранее устанавливать системные адреса и готовить их в поточном режиме для следующего цикла.

Быстродействующий импульсный режим прибора 51С256-12 — модели с временем выборки 120 нс — обеспечивает максимальное время цикла считывания или записи около 65 не при работе с непрерывным потоком данных. Это вдвое меньше времени цикла сопоставимых n-канальных МОП ЗУ емкостью 256К в слоговом или страничном режиме. В это время цикла включены первоначальное время выборки строки tRAC и время предзаряда строки tRP, соответственно предшествующее и завершающее ускоренный режим выборки столбцов одной строки. В слоговом режиме быстрая выборка выполняется для 4 бит памяти, в страничном — для 512 бит. Рассмотренный импульсный режим обеспечивает более высокую скорость обмена и более простую конструкцию систем памяти, в которых требуется или выбор кристалла путем стробирования сигналом C̅A̅S̅, или поточная предварительная подготовка адресных сигналов.

Более того, в статическом столбцовом режиме тактовый сигнал C̅A̅S̅ только включает выходные буферы во время циклов считывания и буферы записи во время циклов записи. Адреса столбцов не записываются во входные регистры сигналом C̅A̅S̅, а проходят через адресные буферы на столбцовые дешифраторы независимо от уровня сигнала на входе C̅A̅S̅. Данные на выходе появляются по прошествии времени выборки адреса столбца tCAA. Поэтому в таком режиме все 512 бит строки матрицы запоминающих элементов можно последовательно выбрать путем простой смены адресов столбцов.

В этом случае можно вообще заземлить вход C̅A̅S̅ и управлять операциями считывания и записи с помощью тактовых сигналов R̅A̅S̅ и W̅E̅ (разрешения записи). В статическом столбцовом режиме для упрощения сопряжения ЗУ с системой предусмотрена возможность автоматической синхронизации записи. Она обеспечивается посредством внутренней синхронизации операции записи относительно отрицательного фронта сигнала W̅E̅, благодаря чему тактовый импульс WE может иметь большую допустимую зону сброса. Адрес и входные данные записываются во внутренние регистры до завершения операции записи с внутренней синхронизацией. Поэтому изменения адресов можно выполнять в конвейерном режиме в порядке подготовки к следующему циклу обращения. Во время записи восстанавливающие схемы на разрядных линиях выключаются и последние считанные данные фиксируются в выходном усилителе-формирователе. После завершения операции записи с внутренней синхронизацией и восстановления уровня логической 1 на входе W̅E̅ записанные данные появляются на выходном контакте ЗУ, позволяя осуществить цикл запись-верификация-считывание.

Практическая реализация высокого быстродействия

Благодаря применению в ЗУ 51С256 статических схем оно обладает целым рядом системных преимуществ — ЗУ не только обеспечивает высокую скорость обмена данными, но и позволяет упростить конструкцию быстродействующих систем памяти. Это видно при изучении временных диаграмм в режиме выборки рассматриваемого динамического ЗУПВ с помощью мультиплексирования адресов (рис.5). На системном уровне адреса строк должны быть установлены до прихода тактового сигнала R̅A̅S̅ и выдержаны после этого в течение времени выдержки адреса строки tRAH. Затем на эти же контакты путем переключения подаются адреса столбцов, которые должны быть установлены до прихода тактового сигнала C̅A̅S̅. Такой режим допускает определенные погрешности во временных параметрах синхронизации.

Критический системный параметр в данном случае — это задержка сигнала C̅A̅S̅ относительно сигнала R̅A̅S̅, tRCD. Если в системе можно обеспечить максимальную величину tRCD, то время выборки данных на выходе будет ограничено величиной tRAG — временем выборки, отсчитываемым от сигнала R̅A̅S̅. Однако во многих системах памяти скорости изменения адресов и быстродействие формирователя строб-сигнала C̅A̅S̅ оказываются недостаточно высокими и не обеспечивают возможность работы с максимальной величиной tRCD. В этом случае время выборки данных на выходе будут определяться фактической величиной времени tRCD плюс время выборки tCAC.

Как показано в табл.3, для ЗУ 51С256 допустимый интервал параметра tRCD больше, чем у его n-канальных МОП-аналогов. По паспортным временным параметрам модели 51С256-12 ее время W̅E̅ составляет 25 нс, а ширина зоны допустимых значений времени tRCD равна 65 нс. Это на 60% лучше по сравнению с параметрами сопоставимого n-канального МОП ЗУ. Применение в ЗУ 51С256 статических адресных К/МОП-буферов и столбцовых дешифраторов приводит к тому, что фактически время выборки отсчитывается от момента прихода адресов, а не от сигнала CAS. В результате работа ЗУ становится некритичной к сигналу CAS, его временным погрешностям и длительности фронта, и конструирование быстродействующих систем памяти упрощается. Благодаря этому в системах, в которых раньше можно было использовать только быстродействующие статические ЗУПВ, теперь можно переходить на динамические ЗУПВ с такими их преимуществами, как меньшее потребление мощности и повышенная плотность упаковки.

Конструкция ЗУ 51С256 такова, что позволяет сочетать высокие рабочие характеристики с высокой надежностью. Специально для этого ЗУ сконструирован новый 16-контактный двухрядный пластмассовый корпус с межрядным расстоянием 7,62 мм, удовлетворяющий жестким требованиям к механической прочности и влагостойкости. Благодаря малому потреблению мощности в режиме обращения и низкому тепловому сопротивлению нового корпуса ЗУ 51С256 работает с очень малым перегревом.

Действительно, рабочая температура переходов ЗУ всего на 12°С превышает внешнюю температуру корпуса, которая значительно ниже температуры корпусов n-канальных МОП-аналогов этого прибора памяти. Большинство физических явлений, ограничивающих срок службы диэлектриков, межсоединений, контактов и транзисторов, связано с действием тепловых эффектов и усиливается с ростом температуры, поэтому при снижении температуры переходов это действие существенно тормозится.

Пониженные плотности динамических и средних токов в алюминиевых соединительных линиях обеспечивают также повышенные проектные запасы по электромиграции. Для нового ЗУПВ были разработаны специальные отборочные испытания, позволяющие эффективно контролировать качество различных диэлектриков, поликремниевых перемычек и быстродействующих транзисторов на стадии разбраковки схем на пластинах. Таким образом, ЗУ 51С256 с существенно уменьшенными размерами транзисторных структур и диэлектрических пленок полностью удовлетворяет жестким требованиям по надежности.

Устойчивость к эффекту защелкивания

ЗУ 51С256 обладает также более низкой частотой случайных сбоев по сравнению со стандартным для отрасли показателем — 0,1% на 1000 ч при 7-мкс длительности цикла для п-канальных МОП ЗУПВ емкостью 64К. При длительности цикла 1 мкс и напряжении питания 4,75 В его частота случайных сбоев составляет меньше 0,1 % на 1000 ч. Столь низкая частота сбоев получена без применения защитных покрытий на кристалле — только благодаря высокой электрической емкости запоминающего элемента и оригинальной архитектуре ЗУ. Его запоминающие элементы, разрядные линии и усилители считывания целиком размещены в кармане n-типа, который отражает носители, генерируемые в объеме подложки на длине пробега альфа-частиц (рис.3).

В конструкцию ЗУ 51С256 заложена устойчивость к защелкиванию практически во всех возможных режимах работы. При повышении напряжения питания VDD до 16 В ток питания постепенно возрастает вследствие неразруша-ющего пробоя переходов, однако прибор не защелкивается. Даже принудительная подача на входные и выходные контакты ЗУ больших статических напряжений и токов при температуре 125°С не вызывает его защелкивания. Отличная устойчивость ЗУ 51C256 к внутренним и внешним источникам помех достигнута благодаря применению сильнолегированной подложки p-типа с эпитаксиальным р-слоем и использованию принципов динамического защелкивания (transent latchup guidelines).

Конструкция ЗУ 51C256 может служить иллюстрацией того, как сочетание К/МОП-технологии и новых архитектурных решений позволяет существенно повысить уровень рабочих характеристик динамических ЗУПВ и расширить диапазон их применения. К/МОП-технология дает возможность использовать новые схемные решения, которые в рамках n-канальной МОП-технологии были неприемлемы. Например, в ЗУ 51С256 функции первичного считывания и восстановления сигналов выполняются на основе тактируемых регистров-защелок; схема считывания с исходными уровнями напряжения VDD/2 позволяет снизить потребление мощности в режиме обращения и расширить диапазон рабочих режимов; статические дешифраторы столбцов, адресные буферы и элементы внутреннего тракта данных обеспечивают высокое реальное быстродействие и повышенную скорость обмена данными в импульсном и статическом столбцовом режимах. Кроме того, реализация входного буфера сигнала R̅A̅S̅ на К/МОП-схемах в сочетании с отказом от схем подкачки зарядов обеспечивает микроваттный уровень потребления мощности в режиме хранения, а p-канальная матрица запоминающих элементов в кармане n-типа улучшает характеристики регенерации, снижает частоту случайных сбоев и экранирует запоминающие элементы от паразитных зарядов, инжектируемых в подложку.

ЗУ 51С256 годится для целого ряда различных приложений, для которых ЗУ предыдущих поколений оказывались неподходящими. Речь идет о приложениях, в которых требуются: высокая скорость обмена данными и большая информационная емкость (графические системы, системы обработки сигналов и ЗУ типа «кэш»), малое потребление мощности и высокая информационная емкость (портативные и удаленные системы), высокие реальное быстродействие и надежность. Согласно сегодняшним прогнозам, приборы для всех этих приложений относятся к секторам рынка ЗУ с максимальными ожидаемыми темпами роста.

Выходные данные:

Журнал "Электроника" том 57, No.12 (693), 1984г - пер. с англ. М.: Мир, 1984, стр.46

Electronics Vol.57 No.12 June 14, 1984 A McGraw-Hill Publication

Arm Mohsen, Roger Kung, Joe Schutz, Paul Madland, Carl Simonsen, Esmat Hamdy, Ken Yu. C-MOS 256-K RAM with wideband output stands by on microwatts, pp.138—143.

Раздел: МЕТОДЫ, СХЕМЫ, АППАРАТУРА

Тема:     Полупроводниковая техника





Дата последнего изменения:
Thursday, 21-Aug-2014 09:10:44 MSK


Постоянный адрес статьи:
http://az-design.ru/Support/HardWare/Intel/D19840614Elc039.shtml